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    • 专利摘要:
    Dievorliegende Erfindung bezieht sich auf ein Verfahren und ein Systemzur Reduzierung des Strombedarfs für die Selbstauffrischung ineinem DRAM. Ein DRAM-Chip wird in eine Anzahl von Segmenten unterteilt.Der gesamte DRAM-Chip wird bei der Herstellung getestet, um dieAbnahmeraten fürjede Zelle im DRAM festzustellen. Für jedes Segment wird die Auffrischungsrate entsprechendder schnellsten Abnahmerate füreine DRAM-Zelle in diesem Segment ausgewählt. Der DRAM ist konfiguriert,um Speicherzellen währendeiner Selbstauffrischung mit unterschiedlichen Auffrischungsratenfür unterschiedlicheSegmente aufzufrischen. Die Auffrischungsperiode wird für einzelneSegmente unter Verwendung von Techniken wie programmierbaren Logikschaltungenoder Schmelzverbindungen so gesteuert, dass bestimmte Zyklen zurSelbstauffrischung fürdie Segmente übersprungenwerden, die in der Lage sind, bei niedrigeren Auffrischungsratenzu arbeiten. Auf diese Weise kann die Auffrischungsperiode in Segmentendes Speichers mit starken Speicherzellen reduziert werden, wodurchzu ziehender Strom gespart werden kann.
    公开号:DE102004016148A1
    申请号:DE200410016148
    申请日:2004-04-01
    公开日:2004-11-04
    发明作者:Peter Dr. Pöchmüller
    申请人:Infineon Technologies AG；
    IPC主号:G11C11-406
    专利说明:
    [0001] Dievorliegende Erfindung bezieht sich auf Schaltungen für die Selbstauffrischungin Halbleiterspeicherbauelementen, und insbesondere auf ein Systemund ein Verfahren zur Reduzierung des Strombedarfs für die Selbstauffrischung.
    [0002] Inder Industrie der tragbaren Konsumelektronik haben neuere Entwicklungenhinsichtlich der Arbeitsgeschwindigkeiten der Mikroprozessoren und hinsichtlichder Speicherkapazitätenzu einer neuen Generation von tragbaren Geräten mit deutlich verbesserterFunktionalitätgeführt.Tragbare elektronische Gerätewerden ständigmit zusätzlichenFunktionen ausgestattet und zugleich derart entworfen, dass sieimmer wirksamer arbeiten, immer weniger elektrischen Strom verbrauchen,und daher immer weniger Batterieleistung benötigen. Solche elektronischenGeräte(wie Laptops, Digitalkameras, digitale Mobiltelefone, digitale persönliche Assistenten)sind heute in der Lage, übereinen längerenZeitraum in Betrieb zu sein, ehe die Batterie ersetzt oder wieder aufgeladenwerden muss, was fürdie Verbraucher nützlichsein kann, und sind kostengünstigerzu betreiben.
    [0003] Vieletragbare elektronische Geräteenthalten dynamische Speicher mit wahlfreiem Zugriff (Dynamic RandomAccess Memory – "DRAM") für eine temporäre oder "flüchtige" (d.h. eine konstanteLeistung erfordernde) Speicherung von Daten. Ein konventionellesDRAM umfasst mehrere Speicherzellen innerhalb von Feldern von Wortleitungenund Bitleitungen, die als ein Gitter angeordnet sind. Wie in 1 zu sehen, umfasst eineeinzelne Speicherzelle üblicherweiseeinen einzigen Transistor 10 und einen einzigen Kondensator 11.Der Zugriff auf die Zelle erfolgt durch Aktivieren einer bestimmtenWortleitung und Bitleitung.
    [0004] Umein Datenbit in eine Zelle einzuschreiben, wird eine geeignete Spannungan die Wortleitung angelegt, die den Transistor 10 zusammenmit jedem anderen Transistor in der Wortleitung einschaltet. Einehohe Spannung (üblicherweisenahe 1,5 V oder 2 V) oder eine niedere Spannung (üblicherweisenahe 0 V) wird dann an die Bitleitung angelegt, um den Kondensator 11 aufeinen logischer Wert "High" oder einen logischerWert "Low" zu laden. Wenn dieSpannung auf der Wortleitung abgeschaltet wird, bleibt die Ladungauf dem Kondensator, um ein Bit an Informationen zu speichern. Üblicherweisewird durch Anlegen der Spannung an die Wortleitung und Anlegen einerSpannung fürdas Einprägenoder Messen an jede der Bitleitungen ein ganzes Wort in das DRAM-Feldgeschrieben oder daraus ausgelesen.
    [0005] DieLadungspegel, die in den Kondensatoren des DRAM-Feldes gespeichertwerden, werden von Verlustströmenbeeinträchtigt,was dazu führt, dassdie gespeicherten Spannungswerte im Laufe der Zeit verloren gehen.Um die Genauigkeit der in den Kondensatoren gespeicherten Datenaufrechtzuerhalten, muss jede Zelle des DRAMs periodisch aufgefrischtwerden. Dies wird üblicherweisedadurch erreicht, dass die Daten über einen Leseverstärker gelesenwerden. Dieser Lesevorgang frischt das Zellensignal automatischauf, da die Speicherzelle währenddes Prozesses der Spannungsmessung und -verstärkung mit der Bitleitung verbundenist, so dass volle Signalpegel wiederhergestellt werden. Auffrischungsvorgänge werden üblicherweisedurch Befehle von einer/einem externen Steuerung/Prozessor für den Speicherveranlasst, die/der während "Standby"- oder "Warte"-Perioden zwischenLese- und Schreib-Vorgängen eingreift.Neuerdings werden DRAMs mit innerhalb des DRAMs befindlichen Schaltungenfür dieSelbstauffrischung konfiguriert, um Auffrischungsvorgänge nachEmpfang eines Befehls zum Auffrischen von der/dem Steuerung/Prozessordurchzuführen(und automatisch die richtigen aufzufrischenden Zellen auszuwählen).
    [0006] DieFrequenz, mit der der Speicher periodisch aufgefrischt werden muss,hängt vonmehreren Faktoren ab, aber er wird üblicherweise mindestens allepaar hundert Millisekunden aufgefrischt (dies geschieht in "kleinen Abschnitten", zum Beispiel vonje 7,8 ms, um das gesamte DRAM in 64 ms wiederherzustellen, d.h.8k Auffrischungsvorgängesind erforderlich ... 8k × 7,8ms = 64 ms). Auffrischungsraten für bestimmte DRAM-Felder werden üblicherweise vomHersteller festgelegt, wobei die schlechtesten Bedingungen unterhohen Temperaturen zugrundegelegt werden. Im allgemeinen zeigt dieGesamtrelation zwischen Temperatur und Auffrischungsrate für DRAM-Felder eine positiveSteigung, so dass die Leistungsaufnahme mit der Temperatur des DRAMs ansteigt.Da Speicherzellen die Tendenz haben, infolge der Herstellung leichtzu variieren, wird die Auffrischungsrate entsprechend dem am schnellstenabnehmenden Bit an Information im DRAM festgelegt. In anderen Wortenwird die Auffrischungsrate entsprechend dem kleinsten gemeinsamenNenner hinsichtlich der Durchführungfestgelegt, so dass die Auffrischungsvorgänge die im Speicher gespeicherte Informationin jeder Speicherzelle erfolgreich aufrechterhalten. Dies kann durchgeführt werden,indem alle Zellen eines DRAMs nach der Herstellung getestet werden,um die Abnahmezeit fürjede Zelle zu bestimmen.
    [0007] DieAuffrischungsvorgängein einer Schaltung zur Selbstauffrischung können unter Verwendung einesinternen Zählersdurchgeführtwerden, um die Zellen sequentiell zu adressieren, derart, dass jedeZelle innerhalb eines bestimmten Zeitraums aufgefrischt wird. 2 ist eine bekannte Konfiguration einesDRAMs mit Möglichkeitenzur Selbstauffrischung. In dieser Konfiguration liefert der Signalgenerator 20 einTaktsignal zur Auffrischung an eine Schaltung zur Auffrischungssteuerung 22.Wie in 2 gezeigt, istdie Auffrischungsschaltung nur mit dem Spaltendekoder verbunden.Die Spalten im Spaltendekoder 24 werden derart adressiert,dass jede der Spalten innerhalb der maximalen Zeit für das Auffrischender Speichervorrichtung nach einer bestimmten Anzahl von Auffrischungenadressiert wird.
    [0008] Dadie Auffrischungsvorgängeein fortwährendesLaden und Entladen von Bitleitungen erfordern, verbrauchen sie Leistung,und der Auffrischungsprozess verringert die Arbeitsleistung des DRAMs.Dementsprechend wurden mehrere Techniken entwickelt, um die zumAuffrischen von DRAMs erforderliche Leistung zu reduzieren. ZumBeispiel besteht eine solche Technik darin, die Auffrischungsratezu verlangsamen, wenn der DRAM bei niedrigeren Temperaturen arbeitet,bei denen die Abnahmezeit längerist, so dass keine hohe Auffrischungsrate notwendig ist. Dies kannerfolgen, indem der Taktgeber selbst verlangsamt wird, oder durcheine Gestaltung der dem Taktgeber zugeordneten Logik für die Auffrischungderart, dass sie nur in einem Bruchteil der Zeit auffrischt, wennder DRAM bei einer niedrigen Temperatur arbeitet. Eine andere Technikist es, die DRAMs so zu gestalten, dass der DRAM konfiguriert werdenkann, um bei einer ausgewähltenAuffrischungsrate zu arbeiten, die von der vorgesehenen Nutzungabhängt.Dies kann durch Einsetzen einer Schmelzverbindung in die Auffrischungsschaltung undanschließendesDurchbrennen der Schmelzverbindung, um die Auffrischungsrate desDRAMs zu ändern,erfolgen.
    [0009] Umdie Arbeitsweise des Speichers weiter zu verbessern und die mitDRAMs verbundene Leistungsaufnahme weiter zu senken, sind die Halbleiter-Entwicklerständigbemüht,die Auffrischungsvorgängezu verbessern und die Auffrischungsraten zu verringern. In Anbetrachtder obigen Ausführungen istersichtlich, dass ein bedeutender Bedarf an einem Verfahren undeinem System zur Reduzierung des Strombedarfs für die Selbstauffrischung ineinem DRAM ohne negative Beeinflussung anderer Leistungsmerkmaledes Halbleiterspeichers besteht.
    [0010] Dievorliegende Erfindung bezieht sich auf ein Verfahren und ein Systemzur Reduzierung des Strombedarfs für die Selbstauffrischung ineinem DRAM. Ein DRAM-Chip ist in eine Anzahl von Segmenten unterteilt.Der gesamte DRAM-Chip wird nach der Herstellung getestet, um dieAbnahmeraten fürjede Zelle im DRAM zu bestimmen. Für jedes Segment wird die Auffrischungsratedieses Segments in Abhängigkeitvon der schnellsten Abnahmerate für eine DRAM-Zelle in diesemSegment ausgewählt.Der DRAM ist so konfiguriert, dass Speicherzellen während einerSelbstauffrischung mit verschiedenen Auffrischungsraten für verschiedene Segmenteaufgefrischt werden. Die Auffri schungsperiode für einzelne Segmente wird unterVerwendung von Techniken wie z.B. programmierbarer Logik oder Schmelzverbindungengesteuert, um bestimmte Zyklen der Selbstauffrischung bei denjenigenSegmenten zu überspringen,die in der Lage sind, bei niedrigeren Auffrischungsraten zu arbeiten.Auf diese Weise kann die Auffrischungsperiode in Speichersegmentenmit starken Speicherzellen reduziert werden, wodurch Strom gespartwerden kann.
    [0011] Eswird ein Verfahren offenbart, um die Auffrischungsfrequenz für eine Vielzahlvon Speicherzellen in einem DRAM zu reduzieren. Das eine Vielzahl vonSpeicherzellen enthaltende Speicherfeld ist in eine Vielzahl vonSegmenten unterteilt. Die Speicherzellen im Speicherfeld, die eineAuffrischungsrate benötigen,die schneller ist als die Auffrischungsrate, die für die restlichenSpeicherzellen im Speicherfeld erforderlich ist, werden identifiziert.Es wird ein Segment identifiziert, das den identifizierten Speicherzellenentspricht. Wenn ein Auffrischungsvorgang aktiviert wird, werdenSpeicherzellen in einem identifizierten Segment mit einer anderenAuffrischungsrate aufgefrischt als die Auffrischungsrate, die für Speicherzellenin anderen Segmenten des Speicherfeldes verwendet wird.
    [0012] Eswird auch ein Verfahren zum Selbstauffrischen verschiedener Segmenteeines DRAMs mit verschiedenen Auffrischungsraten offenbart, beidem jedes Segment eine Vielzahl von Wortleitungen und Speicherzellenumfasst. Das Verfahren umfasst die Schritte des Inkrementierenseines Multibit-Zählers, wobeieine Vielzahl von Bits einer Wortleitungsadresse in dem DRAM entsprechen,des Bestimmens der Rate, mit der das Segment, das der vom Zähler angegebenenWortleitungsadresse zugeordnet ist, aufgefrischt werden soll, wobei(i) Segmente mit einer hohen Auffrischungsrate bei jedem Zyklusdes Zählersaufgefrischt werden und (ii) Segmente mit einer niedrigen Auffrischungsratein intermittierenden Zyklen des Zählers aufgefrischt werden,und des Durchführenseiner Auffrischung von Speicherzellen in der Wortleitung abhängig vomZählerzyklusund der dem zugeordneten Segment entsprechenden Auffrischungsrate.
    [0013] Eswird eine Anordnung zur Auffrischungssteuerung zur Erzeugung vonSelbstauffrischungen in einem DRAM, das in eine Anzahl von Segmenten aufgeteiltist, angegeben. Die Auffrischungssteuerung enthält einen Multibit-Zähler miteiner Vielzahl von Bits, die Wortleitungsadressen in jedem Segmentdes DRAMs entsprechen, um inkrementell Wortleitungsadressen zu erzeugen.Die Steuerung enthältauch eine Logik, um zu bestimmen, ob die Wortleitung an der vomZählerangegebenen Adresse währendeines Zählerzyklusaufgefrischt werden soll, wobei verschiedene Segmente des DRAMsmit verschiedenen Auffrischungsraten aufgefrischt werden.
    [0014] 1 ist eine schematischeDarstellung einer elektrischen Schaltung eines Abschnitts eines üblichenDRAM-Feldes.
    [0015] 2 ist eine schematischeDarstellung des Aufbaus eines üblichenDARM-Feldes, das zur Durchführungvon Vorgängenzur Selbstauffrischung konfiguriert ist.
    [0016] 3 ist eine schematischeDarstellung von Komponenten, die für eine Auffrischungssteuerung verwendetwerden, die eine Logik, die überSchmelzverbindungen auswählbarist, gemäß einerAusführungsformder vorliegenden Erfindung verwendet.
    [0017] 4 ist eine schematischeDarstellung der Verwendung der Logik, die über Schmelzverbindungen auswählbar ist,und der Bauteile aus 3 zur Auffrischungverschiedener Segmente eines DRAMs mit unterschiedlichen Auffrischungsratengemäß einerAusführungsformder vorliegenden Erfindung.
    [0018] 5 ist ein Flussdiagramm,das Schritte der Verwendung einer Logik, die über Schmelzverbindungen auswählbar ist,zur Auffrischung von Wortleitungen in Segmenten eines DRAMs mitunterschiedlichen Auffrischungsraten gemäß einer Ausführungsformder vorliegenden Erfindung darstellt.
    [0019] 6 ist eine schematischeDarstellung der Verwendung einer programmierbaren Logik zum Auffrischenverschiedener Segmente eines DRAMs mit unterschiedlichen Auffrischungsratengemäß einer weiterenAusführungsformder vorliegenden Erfindung.
    [0020] 7 ist ein Flussdiagramm,das die Schritte der Verwendung einer programmierbaren Logik zur Auffrischungvon Wortleitungen in Segmenten eines DRAMs mit unterschiedlichenAuffrischungsraten gemäß einerAusführungsformder Erfindung darstellt.
    [0021] 8 ist eine schematischeDarstellung eines alternativen Verfahrens zur Segmentierung des inden 4 und 6 dargestellten Speicherfelder.
    [0022] BevorzugteAusführungsformender Erfindung werden unter Bezugnahme auf die beiliegenden Zeichnungenausführlichbe schrieben. Die vorliegende Erfindung kann in vielen Formen ausgeführt werdenund sollte nicht als auf die hier beschriebenen Ausführungsformenbeschränktangesehen werden.
    [0023] DieAusführungsformender vorliegenden Erfindung beziehen sich auf Verfahren und Systemezur Reduzierung des Strombedarfs bei Vorgängen zur Selbstauffrischungin DRAMs durch eine dynamische Zuordnung unterschiedlicher Auffrischungsratenzu verschiedenen Segmenten eines DRAMs, basierend auf den Abnahmezeiten,die fürSpeicherzellen der jeweiligen Segmente festgestellt wurden. Nachder Herstellung wird der DRAM überprüft, um dieBetriebsfähigkeitund Abnahmezeit fürjede der Speicherzellen im DRAM zu bestimmen. Es sind Systeme undTechniken bekannt, um nach der Herstellung Tests zur Überprüfung vonDRAMs nach einem Einschalten (Power-up) durchzuführen.
    [0024] Für diejenigenDRAM-Zellen, die als defekt und nicht betriebsbereit erkannt wurden,ist ein Abschnitt des Feldes von DRAM-Speicherzellen als redundanterSpeicherabschnitt vorgesehen. Wenn für einen Schreib- oder Lesevorgangauf eine defekte Speicherzelle zugegriffen werden soll, wird eineauf dem Chip befindliche Logikschaltung verwendet, um die Adresseder defekten Zelle einer Stelle im redundanten Speicher zuzuordnen.Es könnenBanken mit Schmelzverbindungen in den DRAM-Chip integriert sein, um die Adressender defekten Speicherzellen zu speichern, wobei die Adressen durchZerstörung ausgewählter Schmelzverbindungenmittels Laser in die Gruppen von Schmelzverbindungen eingeschriebenwerden. Jede Schmelzverbindung kann entweder geschlossen bleibenoder durchbrennen, um einen logischen Zustand "0" oder "1" darzustellen, so dass Gruppen von Schmelzverbindungenlogische Wörter bildenkönnen,die Zeilen- und Spaltenadressen defekter Zellen im Hauptspeicherentsprechen.
    [0025] Bei üblichenDRAMs und bei DRRM-Herstellungstechniken wird die Auffrischungsratefür dengesamten DRAM-Chip entsprechend der kürzesten Abnahmezeit für eine einzelneSpeicherzelle bestimmt. Mit anderen Worten, wenn es bekannt ist,dass alle Speicherzellen in einem DRAM (ausschließlich der defektenZellen) ihre Ladungen an irgendeinem Punkt nach mindestens 64 Millisekundenverlieren, kann die Auffrischungssteuerung im DRAM so konfiguriertwerden, dass jede Zelle alle 64 Millisekunden einmal aufgefrischtwird. Wenn manche Speicherzellen ihre Ladungen wesentlich länger als64 Millisekunden halten, werden diese Speicherzellen aber öfter aufgefrischt,als es zur Aufrechterhaltung der Daten erforderlich ist.
    [0026] Esist bekannt, dass komplexe Verlustmechanismen zu einer breiten Verteilungder Haltezeit individueller Speicherzellen führen. Nach Test und Reparaturdes Chips zeigen die Speicherzellen eine Verteilung von 64 ms biszu einigen Sekunden. Theoretisch könnte die Leistungsaufnahmein einem DRAM durch Auffrischen jeder Speicherzelle gemäß der ihrentsprechenden besonderen Abnahmerate minimiert werden. Obwohl solchein System unnötige Auffrischungenvermeiden würde,würde dieerforderliche Logik die Größe und Komplexität des Chips überfordern,was jeden Nutzen bei weitem aufwiegt. Da DRAMs aber die Tendenzhaben, eine Ansammlung von Zellen in einem oder mehreren Bereichen einesDRAM-Chips aufzuweisen, die dadurch gekennzeichnet sind, dass sieeine langsamere Auffrischungsrate als normal erfordern, könnte eindeutlicher Vorteil dadurch erhalten werden, dass die Auffrischungvon Zellen in diesen Bereichen anders eingestellt wird als im Restdes Chips.
    [0027] Gemäß einerAusführungsformder vorliegenden Erfindung ist ein DRAM-Chip in mehrere Segmenteunterteilt. Ein Auffrischungszählerzählt weiter,um wie in einer üblichenAuffrischungsschaltung füreinen Speicher jede Wortleitung im Speicher aufzufrischen. Es istaber fürjedes Segment eine Logik vorgesehen, um zu bestimmen, ob Wortleitungen indiesem Segment bei jedem aufeinanderfolgenden Durchgang, bei jedemzweiten Durchgang oder bei jedem dritten Durchgang usw. des Auffrischungszählers aufgefrischtwerden sollen. Auf diese weise kann die gleiche Auffrischungsschaltungfür dengesamten Chip verwendet werden, aber unterschiedliche Segmente desChips weisen unterschiedliche Auffrischungsraten auf. Die Logik,die verwendet wird, um die Auffrischungsrate jedes einzelnen Segmentszu bestimmen, kann eine programmierbare Logik oder eine über SchmelzverbindungenauswählbarenLogik umfassen.
    [0028] Ausführungsformmit einer überSchmelzverbindungen auswählbarenLogik Zusätzlichzur Integration einer Bank von Schmelzverbindungen zur Steuerungvon Lese- und Schreibvorgängenzu und von defekten Zellen ist es auch möglich, Schmelzverbindungenin einem DRAM anzuordnen, um die Auffrischungsrate dynamisch einzustellen. Ähnlich wie beider Bank von Schmelzverbindungen, die zur Speicherung der Adressenvon defekten Zellen verwendet wird, können Schmelzverbindungen auch mittelsLaser durchgebrannt werden, um eine über Schmelzverbindungen auswählbare Logikzur Anpassung der Arbeitsweise des DRAMs nach der Herstellung zuliefern, ohne wesentliche Änderungenan der Hardware zu erfordern.
    [0029] 3 ist eine schematischeDarstellung einer Auffrischungssteuerung gemäß einer Ausführungsformder vorliegenden Erfindung. Bekanntlich weist ein DRAM mehrere periphereSchaltungen zur Durchführungvon Lese- und Schreibvorgängenvon Informationen in und aus Speicherzellen und zum Auffrischender Speicherzellen in einer Betriebsart zur Selbstauffrischung auf,ohne externe Signale für Zeilenadressenzu erfordern. Im Vergleich mit 2 weistdie Auffrischungssteuerung 22 zusätzlich eine Bank von Schmelzverbindungen 31,ein Register 32, einen Dekoder 33, einen Logikzähler 34,einen Zähler 35 undeinen Multiplexer 36 auf.
    [0030] Ineiner beispielhaften Anwendung dieser Ausführungsform entspricht jedeSchmelzverbindung in der Bank von Schmelzverbindungen 31 einem jeweiligenbezeichneten Segment im Speicherfeld. Wenn festgestellt wird, dassdas Segment eine oder mehrere Speicherzellen mit Abnahmezeiten aufweist,die vergleichsweise kürzersind als die der durchschnittlichen Speicherzelle und daher eine schnellereAuffrischungsrate erfordern, wird die entsprechende Schmelzverbindungin der Bank von Schmelzverbindungen 31 durchgebrannt. Diese durchgebrannteSchmelzverbindung zeigt an, dass das entsprechende Segment bei jedemDurchgang des Zählers 35 aufgefrischtwerden muss. Dagegen zeigen die nicht durchgebrannten Schmelzverbindungenan, dass die entsprechenden Segmente nicht so oft aufgefrischt werdenmüssen,sondern stattdessen bei jedem zweiten Durchgang des Zählers 35 aufgefrischtwerden können.In dieser beispielhaften Verwendung werden also Speicherzellen inbestimmten Segmenten halb so oft aufgefrischt wie diejenigen inanderen Segmenten. Ob eine Schmelzverbindung durchgebrannt ist,zeigt an, welche von zwei möglichenAuffriuuschungskategorien einem Segment entspricht.
    [0031] Untermanchen Bedingungen kann es nützlichsein, eine größere Auswahlvon Auffrischungszeiten vorzusehen. Während die durchschnittliche Speicherzellein einem Feld zum Beispiel nur alle 128 ms eine Auffrischung erfordert,ist es möglich,dass ein paar Zellen in einem Segment eine Auffrischung alle 64ms erfordern, währendein paar Zellen in einem anderen Segment Auffrischungen alle 32ms erfordern. In diesem Fall (unter der Annahme, dass die Zellen,die alle 32 ms eine Auffrischung erfordern, nicht als defekt zubezeichnen sind) ist es möglich, durchVerwendung von zwei Schmelzverbindungen pro Segment eine Informationdarüberzu liefern, welche Auffrischungsrate welchem Segment entspricht. UnterVerwendung eines Standard-Binärformatsliefern zwei Schmelzverbindungen 22 = 4möglichePermutationen ("00", "01", "10", "11"). Andere beispielhafteAnwendungen könnenin ähnlicherWeise durch Hinzufügenvon weiteren Schmelzverbindungen zu jedem Segment vorgesehen werden.
    [0032] 4 stellt die Verwendungeiner über SchmelzverbindungenauswählbarenLogik und von Komponenten der 3 dar,um verschiedene Segmente eines DRAMs mit unterschiedlichen Auffrischungsratengemäß einerAusführungsformder vorliegenden Erfindung aufzufrischen. Für die Zwecke dieser Darstellungist das Speicherfeld 23 in vier Segmente 47a bis 47d aufgeteilt,die je acht Wortleitungen enthalten. Jedes Segment des Speicherfeldes entsprichteiner der Schmelzverbindungen 41a bis 41d. DieSchmelzverbindungen ermöglichenes der Auffrischungslogik, füreine von zwei möglichenAuffrischungsraten fürjedes Segment konfiguriert zu werden.
    [0033] ImBeispiel der 4 wirdbei der Herstellung des Speicherfeldes festgestellt, dass zwei Zellen(jeweils mit "x" bezeichnet) innerhalbdes Segments 2 doppelt so oft aufge frischt werden müssen wiediejenigen in anderen Segmenten. Die Schmelzverbindungen können entwederin einer Konfiguration des Durchbrennens zum Schließen odereiner Konfiguration des Durchbrennens zum Öffnen gebildet werden. DieSchmelzverbindungen könnenein Polysilikonmaterial umfassen, das mittels Laser geschmolzenwird, um einen Stromkreis zu unterbrechen. So wird die Schmelzverbindung 41c durchgebrannt,die dem Segment 2 entspricht.
    [0034] BeimEinschalten des DRAM-Chips stellen die Schmelzverbindungen 41a bis 41d dieRegister 42a bis 42d derart ein, dass 42a, 42b,und 42d je auf "0" oder logisches Loweingestellt werden, während 42c auf "1" oder logisches High eingestellt wird,da die zugehörigeSchmelzverbindung 41c durchgebrannt ist. Im Betrieb heißt dies,dass das Segment 2 anders zu behandeln ist als die Segmente 1, 3 und 4.
    [0035] Während derZyklen zur Selbstauffrischung zähltder Sechs-Bit-Zähler 45 inkrementellvon 000000 bis 111111 (ein Inkrement pro Auffrischungssignal). Vonden sechs Bits entsprechen die niedrigsten drei Bits ("321") der Wortleitunginnerhalb jedes Segments (000 bis 111 entspricht 8 Wortleitungenin einem Segment). Die nächstenbeiden Bits ("54") entsprechen einemder vier Segmente (00 bis 11). Zum Beispiel entspricht also derZählerstand000111 dem Segment 1 der Wortleitung 8, und derZählerstand 001001entspricht dem Segment 2 der Wortleitung 2. Wiein der Figur angezeigt, entsprechen diese 5 Bitleitungeneiner vollständigenWortleitungsadresse im Speicher. Schließlich, wie nachfolgend ausführlicher erklärt, entsprichtdas Bit "6" dem Zustand, obder Zähler 45 einen "ungeraden" oder einen "geraden" Zyklus durchführt.
    [0036] Für jedenZählerzyklusvon 000000 bis 000111 werden die Wortleitungen 1 bis 8 desSegments 1 inkrementell aufgefrischt. An jeder unkrementellenAdresse sind die Bits 4 und 5 des Zählers auf00, was in den Dekoder 43 eingegeben wird, um den Inhaltvon 42d zu lesen, der dem Segment 1 entspricht, das 0 ist.Das Komplement hierzu ist eine 1, die in ein UND-Gatter 48a zusammenmit dem Bit "6" des Zählers 45 eingegebenwird, das 0 ist, so dass 1 × 0= 0. Das Komplement dieses Ergebnisses ist 1, das in ein zweitesUND-Gatter 48b zusammen mit einer 1 von der Logik 44 (1 × 1 = 1)eingegeben wird, um eine 1 in MUX 46 einzugeben.Dies zeigt an, dass eine Auffrischung in jeder Wortleitungsadresse 000 bis 111 durchzuführen ist.
    [0037] Für jedenZählerzyklusvon 001000 bis 001111 werden die Wortleitungen 1 bis 8 inkrementell aufgefrischt.Da das Bit "6" des Zählers 45 0 bleibt, bleibtdas Ergebnis des Zählers 45 0,das Ergebnis des ersten UND-Gatters 48a bleibt 0,und daher bleibt das Ergebnis des zweiten UND-Gatters 48b 1. Wiedergibt dies an, dass eine Auffrischung an jeder Wortleitungsadresse000 bis 111 im Segment 2 durchzuführen ist.
    [0038] Mansieht also, dass eine Wortleitung (zwischen 1 und 8)eines Segments (zwischen 1 und 4) aufgefrischtwird, wenn das Bit "6" des Zählers 45 auf 0 ist.Sobald aber das Bit "6" des Zählers auf 1 inkrementiertwird, hängtdas Ergebnis des ersten UND-Gatters 48a von der Ausgabedes Dekoders 43 ab. Wenn der Dekoder eine 0 ausgibt(von Schmelzverbindungen, die den Segmenten 1, 3,oder 4 entsprechen), ist das Ergebnis des ersten UND-Gatters 48a jetzt 1,dessen Komplement 0 ist, so dass das zweite UND-Gatter 48b eine 0 ausgibt.Wenn dementsprechend das Bit "6" des Zählers 45 auf 0 ist, wirdkeine der Wortleitungen der Segmente 1, 3 und 4 aufgefrischt.Da die Schmelzverbindung 41c auf 1 gesetzt ist,gibt der Dekoder 43 nun eine 1 aus, so dass jededer 8 Wortleitungen des Segments 2 aufgefrischtwird.
    [0039] Zusammengefasstführt dasDurchbrennen der Schmelzverbindung 41c entsprechend demSegment 2 dazu, dass jede der Wortleitungen im Segment 2 doppeltso oft aufgefrischt wird wie diejenigen in den verbleibenden Segmenten 1, 3,und 4. Auf diese Weise werden verschiedene Segmente mitunterschiedlichen Raten aufgefrischt. Wenn zum Beispiel der Zähler in64 ms einen Zyklus von 000000 bis 100000 hat, wird das Segment 2 alle64 ms aufgefrischt, währenddie Wortleitungen in den Segmenten 1, 3 und 4 alle128 ms aufgefrischt werden.
    [0040] 5 ist ein Flussdiagramm,das die von der Auffrischungssteuerung in 4 ausgeführte Logikschaltung für eine beispielhafteAnwendung einer Ausführungsformder vorliegenden Erfindung darstellt. Im Schritt 50 überprüft die Schaltung,ob sie aktiviert ist, um eine Auffrischung durchzuführen. Wenn nicht,wartet die Auffrischungssteuerung in der Standby-Betriebsart, bis sie wieder aktiviertwird. Wie oben erläutert,wird die Selbstauffrischung während einesLese- oder Schreibvorgangs zum Speicher nicht aktiviert.
    [0041] Wennein Auffrischungsvorgang beginnt, wird der Zähler im Schritt 51 inkrementiert.Im Beispiel der 4 liegtein 6-Bit-Zählervor. In der Praxis entspricht die Anzahl von Bits für den Zähler (i)der Anzahl von Leitungen fürWortadressen pro Segment, (ii) der Anzahl von Segmenten und (iii)der Anzahl von Schmelzverbindungen pro Segment. So lange in diesemBeispiel das Bit "6" des Zählers eine 0 ist,wie im Schritt 52 bestimmt, wird die entsprechende Wortleitungim Schritt 53 aufgefrischt. Wie oben beschrieben, trittdies unabhängigdavon auf, welches Segment aufgefrischt wird. Wenn aber das Bit "6" des Zählers eine 1 ist,muss als nächstesim Schritt 54 bestimmt werden, ob die Schaltung mit Schmelzverbindungeneine 0 oder eine 1 ist. Wenn der Schaltzustandder Schmelzverbindungen eine 0 ist, wird der Auffrischungsvorgangim Schritt 56 übersprungen,so dass der Auffrischungsvorgang für dieses besondere Segmenthalb so oft durchgeführt wird.Wenn andererseits der Schaltzustand der Schmelzverbindungen eine 1 ist,sollte die Wortleitung 55 bei jedem Durchgang des Zählers aufgefrischtwerden. Beim nächstenTaktsignal im Schritt 57 wird dieser Vorgang wiederholt.
    [0042] EinVorteil der überSchmelzverbindungen auswählbarenAusführungsformist es, dass der DRAM-Chip je nach dem Ergebnis des Chip-Tests bezüglich Unregelmäßigkeitenbei den Abnahmezeiten fürLadung leicht durch Durchbrennen von Schmelzverbindungen mittlesLaser geändertwerden kann. Als Alternative könnenandere Arten von programmierbaren Logikschaltungen verwendet werden.Abhängigvon der besonderen Anwendung könnenandere Arten von programmierbaren Logikschaltungen für eine zusätzlicheFlexibilitätsorgen, wenn zu bestimmen ist, ob Speicherzellen in einem Segmentbei jedem Durchgang, bei jedem zweiten Durchgang, bei jedem drittenDurchgang usw. aufgefrischt werden müssen.
    [0043] 6 stellt die Verwendungeiner programmierbaren Logik zur Steuerung der Auffrischung von Speicherzellenin einer Vielzahl von Segmenten gemäß einer allgemeinen Ausführungsformder vorliegenden Erfindung dar. Wie in 4 ist in diesem Beispiel das Speicherfeldwieder in vier gleiche Segmente aufgeteilt, die je 8 Wortleitungenenthalten. Anstelle der Verwendung eines 6-Bit-Zählers wird ein 5-Bit-Zähler ("54321") verwendet, beidem die beiden signifikantesten Bits bestimmen, welches Segment aufgefrischtwird (00, 01, 10, 11), und die drei letzten Bits bestimmen, welcheWortleitungen innerhalb eines Segments aufgefrischt werden (000,001, 010, 011, 100, 101, 110, 111). Die Ausgabe des Zählers 61 wirdin den Multiplexer 46 als WL ADDR eingegeben, um anzuzeigen,welche Wortleitung in welchem Segment aufgefrischt werden soll.Für jedesInkrement des Zählerswird eine Auffrischung durchgeführt, wenneine 1 auch im Multiplexer 46 von der Logik 60 alsWLDRV empfangen wird.
    [0044] Wiein 4 enthält das Segment 2 zwei Speicherzellen,die doppelt so oft aufgefrischt werden müssen wie die Speicherzellenin den Segmenten 1, 3 und 4. Daher istdie Logik 60 so programmiert, dass WLDRV auf 1 gesetztwird, wann immer die beiden signifikantesten Bits des Zählers 61 01 sind,WLDR aber alternierend auf 0 oder 1 gesetzt wird,wenn die beiden signifikantesten Bits des Zählers 61 00, 10 oder11 sind (fürdie Segmente 1, 3 und 4), entsprechendeinem Flip-Flop 62 innerhalb der Logik 60. DerFlip-Flop 62 wirkt in der gleichen Weise wie das Bit "6" des Zählers 45 in 4.
    [0045] 7 ist ein Flussdiagramm,das Schritte zum Auffrischen von Segmenten eines Chips unter Verwendungeiner allgemein beschriebenen programmierbaren Logik gemäß der schematischen Darstellungder 6 darstellt. Nachder Feststellung, dass die Steuerung aktiviert ist, um im Schritt 70 einenAuffrischungsvorgang durchzuführen,wird im Schritt 71 der Zähler inkrementiert. Wenn der "Flip-Flop" in der Logik 60,der zwischen 0 und 1 wechselt, im Schritt 72 alsauf 0 befindlich bestimmt wird, wird die vom Zähler angegebeneWortleitung unabhängigvom angezeigten Segment im Schritt 73 aufgefrischt. Wennnicht, bestimmt die Logik 60 im Schritt 74, obeine Auf frischung in den Schritten 75 und 76 durchgeführt wirdoder nicht. Nach der Beendigung der Schritte 73, 75 oder 76 startetdas Taktsignal im Schritt 77 den Vorgang erneut.
    [0046] Ähnlich wieoben in Bezug auf die über SchmelzverbindungenauswählbareAusführungsformbeschrieben, kann der Flip-Flop 62 in der Logik 60 alternativeine Vielzahl von Bits umfassen, und die Logik 60 kannprogrammiert sein, um verschiedene Segmente aufzufrischen, indemnur bei jedem dritten Durchgang, jedem vierten Durchgang usw. desZählersaufgefrischt wird.
    [0047] Wienun deutlich geworden ist, gibt es einen Kompromiss zwischen denVorteilen und der zusätzlichenKomplexität,der mit der Anzahl von Segmenten zusammenhängt, in die der Speicher aufgeteilt ist.In den unter Bezugnahme auf die 4 und 6 gezeigten Beispielen wurdedas gesamte Segment 2 doppelt so oft aufgefrischt wie dieSpeicherzellen in den Segmenten 1, 3 und 4,obwohl nur zwei einzelne Speicherzellen die schnellere Auffrischungsratebenötigten.Währenddiese Anordnung zu einer beträchtlichenVerbesserung im Vergleich mit üblichen Systemenführt,bei denen alle vier Segmente mit der schnelleren Auffrischungsrateaufgefrischt wurden, bleibt immer noch das Problem, dass viele Speicherzellenim Segment 2 öfteraufgefrischt werden als notwendig.
    [0048] EinVerfahren, um die Anzahl von Zellen, die öfter als nötig aufgefrischt werden, zuverringern, ist es, das Speicherfeld in eine andere Anzahl von Segmentenaufzuteilen. 8 stelltein Speicherfeld dar, das in acht (8) Segmente anstellevon vier (4) Segmenten aufgeteilt ist, wie in den 4 und 6. Wie man sieht, führt eine solche Segmentierungzu einer deutlichen Verbesserung in Bezug auf das "frühere" Segment 2,das nun in Segmente C und D aufgeteilt ist. Bei einer Aufteilungin vier Segmente wäredas Segment D früherzusammen mit dem Rest des Segments 2 ganz mit einer höheren Auffrischungsrate aufgefrischtworden. Eine solche Segmentierung führt aber zu keiner Verbesserungim Vergleich mit dem "früheren" Segment 4,da die Segmente G und H beide nach wie vor noch höhere Auffrischungsratenerfordern. Somit hängendie durch eine stärkere SegmentierungmöglichenVorteile zum Teil von der zufälligenBeschaffenheit der Variation der Abnahmeraten für die Speicherzellen ab. Miteiner stärkeren Segmentierungist aber eine zusätzlicheLogik (und sind zusätzlicheSchmelzverbindungen) erforderlich, wodurch die Komplexität und dieChipflächevergrößert werdenkönnen.
    [0049] Wieman in jedem der Beispiele der 4, 6 und 8 sehen kann, ist es üblich, dass Abweichungen derAbnahmerate fürdie Speicherung in bestimmten Bereichen oder Regionen auf dem DRAM-Chipkonzentriert sind. Eine Veränderungin der Herstellung oder eine Unvollkommenheit im Siliziumdioxid(oder anderen Materialien) kann in einem Bereich des Chips auftreten,der mehrere nahe beieinander liegende Speicherzellen beeinflusst.Das ist einer der Gründe,weshalb eine Unterteilung des Speichers in Segmente hilfreich seinkann (wenn die Veränderungenin den Speicherzellen überden gesamten Chip zufälligsind, werden immer noch alle Segmente mit der gleichen Rate aufgefrischt).
    [0050] Alseine Alternative zum Aufteilen des Speicherfeldes in gleiche Segmentekann es auch möglichsein, eine Reihe von Speicherzellen, deren Auffrischungsraten sichvom Rest des Chips unterscheiden, näher zu identifizieren. DasSpeicher feld wird dann in zwei Segmente unterteilt: (i) die Wortleitungen,die innerhalb des identifizierten Bereichs liegen, und (ii), alle übrigen Wortleitungen,die außerhalb diesesBereichs liegen. Zum Beispiel wird angenommen, dass einige Speicherzellenzwischen den Wortleitungen 0100110 und 0101101 doppelt so oft aufgefrischtwerden müssenwie andere Speicherzellen im Speicherfeld. Es ist möglich, eineSelbstauffrischung mit einer ersten Auffrischungsrate für die Wortleitungendurchzuführen,die innerhalb eines identifizierten Bereichs liegen, und eine Selbstauffrischungmit einer zweiten Auffrischungsrate für den Rest des Speicherfeldesdurchzuführen.Die beiden Auffrischungsraten könnenVielfache voneinander sein (d.h., wo die zweite Auffrischungsratedie Hälfteder ersten Auffrischungsrate ist), unter der Verwendung einer Logik ähnlich derjenigen,die in den 4 und 6 gezeigt ist.
    [0051] EinVerfahren fürdie Auffrischungssteuerung, den "identifiziertenBereich" zu segmentieren, istdie Verwendung von zwei Sätzenvon Schmelzverbindungen, wobei einzelne Schmelzverbindungen auseinem Satz von Schmelzverbindungen verwendet werden können, umeine Wortleitung am Anfang des identifizierten Bereichs zu identifizieren(durch Durchbrennen von Schmelzverbindungen mittels Laser, um eine 0 odereine 1 anzuzeigen), und Schmelzverbindungen in einem zweitenSatz von Schmelzverbindungen verwendet werden können, um eine Ulortleitungam Ende des identifizierten Bereichs zu identifizieren. Wenn festgestelltwird, dass der Zählersich außerhalbdes Bereichs dieser beiden Wortleitungen befindet, kann ein Flip-Flop-Schalter verwendetwerden, um Speicherzellen bei jedem zweiten Durchgang des Zählers aufzufrischen.
    [0052] Dieobige Darstellung von Ausführungsformender vorliegenden Erfindung erfolgte zum Zweck der Darstellung undBeschreibung. Sie ist nicht als erschöpfend oder die Erfindung aufdie dargelegten präzisenFormen einschränkendzu verstehen. Für denFachmann sind viele Variationen und Veränderungen der beschriebenenAusführungsformenim Lichte der obigen Offenbarung denkbar. Der Umfang der Erfindungwird nur durch die nachfolgenden Ansprüche und ihre Äquivalentedefiniert.
    [0053] Beider Beschreibung repräsentativerAusführungsformender vorliegenden Erfindung kann außerdem die Beschreibung dasVerfahren und/oder den Prozess der vorliegenden Erfindung als einebestimmte Schrittfolge präsentierthaben. In dem Maße, indem das Verfahren oder der Prozess nicht auf der hier beschriebenenbestimmten Reihenfolge von Schritten beruht, sollen das Verfahrenoder der Prozess auch nicht auf die beschriebene Schrittfolge beschränkt sein.Wie es einem Durchschnittsfachmann klar ist, können andere Schrittfolgen möglich sein. Dahersollte die in der Beschreibung angegebene, bestimmte Schrittfolgenicht als Einschränkungder Ansprücheverstanden werden. Zusätzlichsind die das Verfahren und/oder den Prozess der vorliegenden Erfindungbetreffenden Ansprüchenicht auf die Durchführungder Schritte in der dargestellten Reihenfolge beschränkt, undein Fachmann kann ohne Weiteres verstehen, dass die Reihenfolgenverändert werdenund immer noch im Bereich der vorliegenden Erfindung liegen können.
    权利要求:
    Claims (20)
    [1] Verfahren zur Reduzierung der Auffrischungsfrequenzfür eineVielzahl von Speicherzellen in einem DRAM, das aufweist: Aufteileneines eine Vielzahl von Speicherzellen umfassendes Speicherfeldesin eine Vielzahl von Segmenten; Identifizieren derjenigen Speicherzellenim Speicherfeld, die eine schnellere Auffrischungsrate erfordern alsdie Auffrischungsrate, die fürdie restlichen Speicherzellen im Speicherfeld erforderlich ist; Identifiziereneines Segments, das den identifizierten Speicherzellen entspricht;und wenn ein Auffrischungsvorgang aktiviert wird, Auffrischenvon Speicherzellen in einem identifizierten Segment mit einer anderenAuffrischungsrate als der Auffrischungsrate, die für die Speicherzellenin den anderen Segmenten des Speicherfeldes verwendet wird.
    [2] Verfahren nach Anspruch 1, wobei die zum Auffrischenvon Speicherzellen in einem identifizierten Segment verwendete Auffrischungsrateschneller ist als die Auffrischungsrate, die zum Auffrischen der Speicherzellenin allen anderen Segmenten verwendet wird.
    [3] Verfahren nach Anspruch 1 oder 2, wobei die Speicherzellenin einem identifizierten Segment mit einer ersten Auffrischungsrateaufgefrischt werden, andere Speicherzellen in anderen Segmentendes Speicherfeldes mit einer zweiten Auffrischungsrate aufgefrischtwerden, und die erste und die zweite Auffrischungsrate Vielfachevoneinander sind.
    [4] Verfahren nach Anspruch 3, wobei die erste Auffrischungsratedoppelt so schnell ist wie die zweite Auffrischungsrate.
    [5] Verfahren nach einem der Ansprüche 1 bis 4, wobei ein Zähler, derBits zum Adressieren von Wortleitungen im Speicherfeld hat, fortlaufendwährend einesAuffrischungsvorgangs inkrementiert wird, um Wortleitungen individuellaufzufrischen, und Speicherzellen in Wortleitungen, die mit derersten Auffrischungsrate aufgefrischt werden sollen, bei jedem Durchgangdes Zählersaufgefrischt werden, und Speicherzellen in Wortleitungen, die mitder zweiten Auffrischungsrate aufgefrischt werden sollen, periodischbei jedem zweiten Durchgang des Zählers aufgefrischt werden.
    [6] Verfahren nach Anspruch 5, wobei Speicherzellen inWortleitungen, die mit der zweiten Auffrischungsrate aufgefrischtwerden sollen, bei jedem dritten Durchgang des Zählers aufgefrischt werden.
    [7] Verfahren nach einem der Ansprüche 1 bis 6, wobei eine Identifikationvon Segmenten, die den identifizierten Speicherzellen entsprechen,unter Verwendung von Schmelzverbindungen gespeichert wird.
    [8] Verfahren zum Selbstauffrischen verschiedener Segmenteeines DRAMs mit verschiedenen Auffrischungsraten, bei dem jedesSegment eine Vielzahl von Wortleitungen und Speicherzellen enthält, dasumfasst: Inkrementieren eines Multibit-Zählers, wobei eine Vielzahlvon Bits einer Wortleitungsadresse im DRAM entsprechen, Bestimmender Rate, mit der das Segment, das der vom Zähler angegebenen Wortleitungsadressezugeordnet ist, aufgefrischt werden soll, wobei (i) Segmentemit einer hohen Auffrischungsrate bei jedem Zyklus des Zählers aufgefrischtwerden, und (ii) Segmente mit einer niedrigen Auffrischungsratein intermittierenden Zyklen des Zählers aufgefrischt werden,und Durchführeneiner Auffrischung von Speicherzellen in der Wortleitung abhängig vomZyklus des Zählersund der dem zugeordneten Segment entsprechenden Auffrischungsrate.
    [9] Verfahren nach Anspruch 8, wobei der Multibit-Zähler einenFlip-Flop inkrementiert, um einen Zyklus des Zählers zu identifizieren, wobeidas Verfahren weiter umfasst: das Auffrischen von Speicherzellenin der Wortleitung unabhängigvon der dem zugeordneten Segment entsprechenden Auffrischungsrate,wenn der Flip-Flop einen ersten Zählerzyklus anzeigt, und dasAuffrischen der Wortleitung in Abhängigkeit vom Zyklus des Zählers undder dem zugeordneten Segment entsprechenden Auffrischungsrate, wennder Flip-Flop einen anderen Zyklus des Zählers anzeigt.
    [10] Verfahren nach Anspruch 9, wobei der Flip-Flop zwischendem Identifizieren erster und zweiter Zyklen des Zählers abwechselt.
    [11] Verfahren nach einem der Ansprüche 8 bis 10, wobei der Schrittder Bestimmung der Rate, mit der das Segment, das der vom Zähler angezeigten Wortleitungsadressezugeordnet ist, vom Zähleraufgefrischt werden soll, unter Verwendung einer programmierbarenLogik im DRAM durchgeführtwird.
    [12] Verfahren nach einem der Ansprüche 8 bis 11, wobei die Rate,mit der das Segment, das der vom Zähler angezeigten Wortleitungzugeordnet ist, aufgefrischt werden soll, während eines anfänglichen Testsbestimmt wird, indem festgestellt wird, ob irgendwelche Speicherzellenim Segment eine Auffrischungsrate erfordern, die wesentlich schnellerist als die fürdie restlichen Speicherzellen im Speicherfeld erforderliche Auffrischungsrate.
    [13] Verfahren nach einem der Ansprüche 8 bis 12, wobei jedes Segmenteiner Schmelzverbindung zugeordnet wird, die im DRAM angeordnetist, und der Zustand jeder Schmelzverbindung die Auffrischungsratedes entsprechenden Segments angibt.
    [14] Auffrischungssteuerungseinheit zur Erzeugung vonSelbstauffrischungen in einem DRAM, der in eine Anzahl von Segmentenaufgeteilt ist, mit: einem Multibit-Zähler, der eine Vielzahl vonBits enthält,die Wortleitungsadressen in jedem Segment des DRAMs entsprechen,zur inkrementellen Erzeugung von Wortleitungsadressen; und einerLogik zur Bestimmung, ob die Wortleitung an der vom Zähler angegebenenAdresse währendeines Zyklus des Zählersaufgefrischt werden soll, wobei verschiedene Segmente des DRAMsmit verschiedenen Auffrischungsraten aufgefrischt werden.
    [15] Auffrischungssteuerung nach Anspruch 14, wobei dieLogik zusätzlichfür jedesjeweilige Segment des DRAMs eine entsprechende Schmelzverbindungaufweist, und der Zustand jeder Schmelzverbindung die Auffrischungsratedes entsprechenden Segments angibt.
    [16] Auffrischungssteuerung nach Anspruch 15, wobei derZustand der Schmelzverbindung angibt, ob das entsprechende Segmentmit einer ersten oder einer zweiten Auffrischungsrate arbeitet.
    [17] Auffrischungssteuerung nach Anspruch 16, wobei dieerste und die zweite Auffrischungsrate Vielfache voneinander sind.
    [18] Auffrischungssteuerung nach einem der Ansprüche 14 bis17, die weiter einen Registersatz aufweist, der einen Satz von Registernenthält,die je mit einer Schmelzverbindung verbunden sind, um die jedemSegment des DRAMs zugeordnete Auffrischungsrate zu speichern.
    [19] Auffrischungssteuerung nach einem der Ansprüche 14 bis18, wobei der Multibit-Zählereinen Flip-Flop inkrementiert, um einen Zyklus des Zählers zuidentifizieren, und wobei die Logik für jede vom Zähler angezeigteWortleitungsadresse festlegt, ob die entsprechende Wortleitung inAbhängigkeitvon dem im Flip-Flop identifizierten Zyklus und der Auffrischungsrateaufgefrischt wird, die durch den Zustand der dem entsprechendenSegment zugeordneten Schmelzverbindung angezeigt wird.
    [20] Auffrischungssteuerung nach Anspruch 19, wobei derFlip-Flop zwischender Identifizierung erster und zweiter Zyklen des Zählers abwechselt.
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